Quartus: ПЛИС Altera. Часть 1 Установка Quartus Пустой проект

Хотел бы поделиться с Вами решением одной проблемы, с которой столкнулся и которую решал довольно долго. Причем помочь решить эту проблему не смогли куча различных радиоэлектронщиков (к которым я обращался за помощью и консультацией), а также 2 отечественных и 1 иностранный форумы по радиоэлектронике.

Я хочу сделать так, чтобы тот, кто это прочитает, никогда не «встал на грабли», на которые я встал и с которыми долго мучался.

Проблема была в том, что я не мог использовать более 1 пина на одном IDC разъеме. Если на разъеме использовалось более 1 пина (2 и более) — то при проверке осциллографом разъем молчал.

Как выяснилось теперь — проблема заключалась в правилах наименования в Quartus II при использовании Schematic.

Всем тем, кому это будет полезно или интересно — прошу под кат.

Рис. 1 — Altera DE1 Development and Education Board

Загрузил в Quartus II файл «Altera_DE1_pin_assignments.csv» с назначениями пинов ПЛИС (Имя в проекте — Номер пина ПЛИС), который взял с диска от кита.

На рисунке 2 вы можете увидеть имена пинов сорока-пинового IDC разъема «GPIO_0» в Pin Planner.

Рис. 2 — Quartus II Pin Planner for Altera DE1

Для наглядности более подробно опишу проблему на проекте, показанном на рисунке 3. С пина «CLOCK_50» приходит клок 50 МHz (от тактового генератора на ките, который подключен к определенному пину ПЛИС). «clock_50_to_1» — рукописный модуль на языке Verilog, который преобразует клок 50 МHz в 1 МHz посредством счетчика (аналогичные проблемы наблюдались и при использовании встроенной в Quartus II мегафункции ALTPLL). Преобразованный клок выводится на 2 IDC разъема — GPIO_0 и GPIO_1. На разъеме GPIO_0 используется 1 пин ([1]) и все работает, на разъеме GPIO_1 используется 2 пина ([1],[3]) и сигнала нет.

Рис. 3 — Скриншот Quartus II и фото с осциллографа

— Warning (275081): Converted element name(s) from «GPIO_1[1]» to «GPIO_11»
— Предупреждение (275081): Преобразование имени элемента из «GPIO_1[1]» в «GPIO_11»

— Warning (275081): Converted element name(s) from «GPIO_1[3]» to «GPIO_13»
— Предупреждение (275081): Преобразование имени элемента из «GPIO_1[3]» в «GPIO_13»

Critical Warning (169085): No exact pin location assignment(s) for 2 pins of 4 total pins
Предупреждение особой важности (169085): Не назначено точное расположение пина(ов) для 2 пинов из 4 пинов в общем

— Info (169086): Pin GPIO_11 not assigned to an exact location on the device
— Информация (169086): Не назначено точное расположение пина GPIO_11 на устройстве

— Info (169086): Pin GPIO_13 not assigned to an exact location on the device
— Информация (169086): Не назначено точное расположение пина GPIO_13 на устройстве

Одним словом, проанализировав предупреждения, стало понятно, что Quartus II переименовывает
«GPIO_1[1]» в «GPIO_11»
«GPIO_1[3]» в «GPIO_13»
А для имен GPIO_11 и GPIO_13 конкретные пины ПЛИС не назначены.

Например программное обеспечение Max+Plus II переименовало бы имена шин a[1..0], b[1], b[0] в a1, a0, b1, b0 соответственно.

Программное обеспечение Quartus II первоначально сохраняло такое поведение для обратной совместимости, но теперь поддерживает способ, который сохраняет естественные имена шин (с квадратными скобками) в Вашем проекте.

Однако, чтобы избежать изменения поведения программного обеспечения для существующих проектов, Quartus II продолжает использовать более старые соглашения обозначения для наследования BDF (Block Design File) и GDF (Graphic Design File) файлов проекта.

Для нового схематика программное обеспечение Quartus II сохраняет настоящие имена (с квадратными скобками) в проекте во время компиляции.

Правила наименования для Quartus II версии 7.1 and более ранних версий:
(СХЕМА ПЕРЕИМЕНОВАНИЯ Max+Plus II):

Если шина a[0..3] разбивается на части, то создаются 4 пина: a0, a1, a2, a3

Правила наименования для Quartus II версии 7.2 and более поздних версий:
(СХЕМА ПЕРЕИМЕНОВАНИЯ Quartus II):

Если шина a[0..3] разбивается на части, то создаются 4 пина: a[0], a[1], a[2], a[3]

Для проекта можно явно переключать эти схемы правил наименования:
Assignments => Settings => Analysis & Synthesis Settings => More Settings => Block Design Naming

Как видно из рисунка 4, если явно переключить схему переименования на Quartus II, то проблема решается.

Рис. 4 — Скриншот Quartus II и фото с осциллографа

Рис. 5 — Скриншот Quartus II и фото с осциллографа

P.S. Я буду очень рад, если смогу облегчить кому-то жизнь и съэкономить его время.

Центр загрузки для ПЛИС

Обратитесь к таблицам ниже, чтобы найти последнюю версию программного обеспечения Quartus для поддержки вашего семейства устройств. Используйте ссылки для загрузки конкретной версии программного обеспечения.

Agilex Series

Arria Series

серия циклонов

Stratix Series

MAX Series

HardCopy Series

Legacy Devices

Центр поддержки Quartus

Добро пожаловать в центр поддержки программного обеспечения Intel ^® Quartus® Prime Design.

Пакет программного обеспечения Intel® Quartus® Prime Design включает в себя все инструменты разработки программного обеспечения, необходимые для воплощения вашей Intel® FPGA от концепции до производства.Темы на этой веб-странице проведут вас через все функции программного обеспечения Intel® Quartus® Prime. Выберите интересующую вас область и перейдите к нужным ресурсам в процессе проектирования Intel® Quartus® Prime.

Программное обеспечение Intel® Quartus® Prime включает в себя все программные средства, необходимые для определения, моделирования, реализации и отладки вашего дизайна FPGA.Чтобы начать, нажмите на кнопки ниже, чтобы загрузить и лицензировать программное обеспечение, а также получить краткое руководство. Затем просмотрите некоторые учебные материалы, предлагаемые для программного обеспечения Intel® Quartus® Prime, — от коротких онлайн-руководств до занятий в течение всего дня под руководством инструктора.

В чем разница между Standard и Pro Edition?

В разделе «Начало работы» мы перечисляем основные ресурсы для начала работы, в том числе руководства по быстрому старту, ссылку на основную документацию и ссылку на доступные онлайн-курсы и курсы обучения под руководством инструктора.

Руководства пользователя Intel® Quartus® Prime Software

Intel® Quartus® Prime Pro Edition Руководства пользователя:

Intel® Quartus® Prime Standard Edition, Руководства пользователя:

Intel предлагает несколько видов обучения, как онлайн, так и лично, чтобы помочь вам быстрее освоить процесс проектирования Intel® Quartus® Prime.Вот некоторые предлагаемые учебные классы, чтобы вы начали.

Обучение Intel® Quartus® Prime Software

выполняется на ранней стадии проектирования ПЛИС, чтобы обеспечить успешное размещение на целевом устройстве при соблюдении выделенных выводов и ограничений по времени.Программное обеспечение Intel® Quartus® Prime Pro Edition предлагает два инструмента для управления сложным процессом удовлетворения многих ограничений размещения ввода / вывода.

Интерфейсный планировщик управляет сложностью интеграции нескольких модулей с жесткими требованиями к назначению выводов (например, ядра интеллектуальной собственности (IP) PCI Express *, DDR и фазовой автоподстройки частоты (PLL)).Планировщик интерфейса динамически взаимодействует с Intel® Quartus® Prime Fitter, чтобы проверить законность размещения во время планирования. Вы можете оценить различные планы этажей, используя интерактивные отчеты, чтобы точно спланировать наилучшую реализацию.

Pin Planner — это инструмент назначения контактов низкого уровня. Используйте это, чтобы вручную разместить выводы ввода / вывода и указать скорость нарастания и силу движения.

Планирование ввода / вывода — Документация по программному обеспечению

Планирование ввода / вывода — Документация по устройству

Планирование ввода / вывода — учебные классы

Планирование ввода / вывода — Другие ресурсы

Вы можете выразить свой дизайн, используя несколько методов ввода дизайна:

• Использование языка описания оборудования (HDL)
  • Verilog
  • SystemVerilog
  • VHDL
• Platform Designer , графический инструмент ввода для структурированного соединения сложных модулей
• Другие высокоуровневые методы ввода

Интеллектуальная собственность

В дополнение к непосредственному проектированию, Intel® FPGA поддерживают большой портфель интеллектуальной собственности (IP), разработанный специально для использования в Intel® FPGA.

Intel предлагает несколько учебных курсов по HDL, от бесплатных онлайн-обзоров до целых однодневных занятий под руководством инструктора.

Программное обеспечение Intel® Quartus® Prime предлагает несколько шаблонов для часто используемых логических элементов, таких как регистры, выбранные назначения сигналов, одновременные назначения сигналов и вызовы подпрограмм.Шаблоны доступны в Verilog, SystemVerilog и VHDL.

Если вы не уверены, как лучше написать конкретную функцию, чтобы гарантировать ее правильную реализацию, вам следует обратиться к этим шаблонам. Система шаблонов полностью описана в разделе «Вставка кода HDL из раздела предоставленного шаблона» в Руководстве пользователя по рекомендациям по проектированию.

оказывают существенное влияние на качество результатов для логических схем.Инструменты синтеза позволят оптимизировать дизайн, но для достижения точных результатов вам необходимо кодировать в стиле, который будет легко распознаваться инструментом синтеза как конкретные логические конструкции.

Кроме того, существуют хорошие методы проектирования, которые следует соблюдать при разработке общей цифровой логики и, в частности, для устройств на основе LAB. Управление методологиями сброса логики, задержками конвейера и правильной генерацией синхронного сигнала — вот некоторые примеры хороших методов цифрового проектирования. Некоторые ресурсы для изучения хороших практик кодирования HDL перечислены ниже.

Ресурсы для хорошего руководства по стилю кодирования HDL

ПЛИС Intel® поддерживают большой портфель интеллектуальной собственности (IP), разработанный специально для использования в ПЛИС Intel®. Каждый IP включает имитационную модель для проверки проекта перед внедрением устройства.См. Следующие ссылки для получения дополнительной информации о доступных IP-ядрах и IP-экосистеме в программном обеспечении Intel® Quartus® Prime.

Ресурсы интеллектуальной собственности

Platform Designer — это графический инструмент системной интеграции, который позволяет быстро интегрировать систему сложных компонентов.

Используя стандартизированную структуру межсетевого взаимодействия (Avalon® или AMBA * AXI *), вы можете интегрировать интеллектуальную собственность третьих сторон, IP-адрес вашей собственной организации или модули черного ящика, которые еще предстоит определить. Все IP-ядра Intel® FPGA соответствуют спецификациям интерфейса Platform Designer.

Platform Designer генерирует HDL для воплощения в остальной части вашего дизайна FPGA.

Документация разработчика платформы

Платформа Дизайнер (ранее Qsys) Учебные курсы

Примеры проектирования платформ

Программное обеспечение Intel® Quartus® Prime поддерживает RTL и моделирование на уровне шлюза в поддерживаемых симуляторах EDA.

Моделирование включает в себя:

• Настройка рабочей среды вашего симулятора
• Компиляция библиотек имитационных моделей
• Запуск вашей симуляции

Программное обеспечение Intel® Quartus® Prime поддерживает использование скриптового потока моделирования для автоматизации обработки моделирования в предпочитаемой среде моделирования.

В программном обеспечении Intel® Quartus® Prime Standard Edition у вас есть возможность использовать поток инструментов NativeLink, который автоматизирует запуск выбранного вами симулятора.

Интеграция симулятора HDL в поток программных инструментов Intel® Quartus® описана в следующем разделе программного обеспечения Intel® Quartus®. Руководство пользователя | Справочник:

При использовании Platform Designer для настройки IP-ядер и систем создаются сценарии настройки среды моделирования для поддерживаемых имитаторов EDA.

При создании нескольких систем Platform Designer необходимо запустить «Создать сценарий установки симулятора для IP», чтобы создать комбинированный сценарий для ваших систем в конструкторе платформ.

Вы можете включить созданные сценарии моделирования ядра IP в сценарий моделирования верхнего уровня, который управляет моделированием всего проекта. После запуска ip-setup-simulation используйте следующую информацию, чтобы скопировать разделы шаблона и изменить их для использования в новом файле сценария верхнего уровня.

Вы также можете обратиться к следующим видео для получения инструкций по настройке симуляции.

В программном обеспечении Intel® Quartus® Prime Standard Edition у вас есть возможность использовать NativeLink. Это позволяет автоматически запускать все шаги, необходимые для имитации вашего дизайна после изменения исходного кода или IP-адреса.

Функция NativeLink объединяет ваш симулятор EDA с программным обеспечением Intel® Quartus® Prime Standard Edition, автоматизируя следующее:

• Генерация специфичных для симулятора файлов и скриптов симуляции.
• Сборник симуляционных библиотек.
• Автоматический запуск вашего симулятора после анализа и разработки программного обеспечения Intel® Quartus® Prime, анализа и синтеза или после полной компиляции.

Ресурсы для настройки NativeLink Simulation

Программное обеспечение Intel® Quartus® Prime Standard Edition поддерживает следующие симуляторы EDA:

• Aldec Active-HDL
• Aldec Riviera-PRO
• Cadence Incisive Enterprise
• Mentor Graphics * ModelSim * -Intel FPGA (в комплекте с программным обеспечением Intel® Quartus® Prime)
• Mentor Graphics * ModelSim * — PE
• Mentor Graphics * ModelSim * — SE
• Ментор Графика * QuestaSim
• Synopsys * VCS и VCS MX

Интеграция симулятора HDL в поток программных инструментов Intel® Quartus® описана в разделе «Моделирование конструкций FPGA Intel» в Руководстве пользователя Intel Quartus Prime Pro Edition: моделирование сторонних производителей.

На этапе логического синтеза в потоке разработки программного обеспечения Intel® Quartus® будет принят код уровня передачи регистров (RTL) и будет создан список цепей примитивов более низкого уровня (список соединений после синтеза). Затем список соединений после синтеза будет использоваться в качестве входных данных для Fitter, который будет размещать и маршрутизировать проект.

Программное обеспечение Intel® Quartus® Prime и Quartus® II включает усовершенствованный интегрированный синтез и интерфейсы с другими инструментами синтеза сторонних производителей. Программное обеспечение также предлагает схематические средства просмотра списков соединений, которые можно использовать для анализа структуры проекта и просмотра интерпретации программного обеспечения вашим проектом.

можно просматривать с помощью средств просмотра Quartus® Netlist как после разработки RTL, так и после картирования технологий.

Синтез Обучение и демонстрации

Инструмент высокоуровневого синтеза Intel (HLS) берет описание конструкции, написанное на C ++, и генерирует код RTL, оптимизированный для FPGA Intel®.

Для получения дополнительной информации о Intel® HLS Compiler, включая документацию, примеры и учебные курсы, посетите страницу поддержки HLS.

Quartus Prime Design Примеры

В следующих примерах приведены инструкции по реализации различных функций с помощью программного обеспечения для проектирования Altera ^® Quartus ^® II. Для получения дополнительной информации о различных методах ввода дизайна см. Справку Quartus II.

Проекты Quartus II

Особенности Quartus II

Сторонний инструмент проверки Quartus II

Как использовать Quartus II Примеры дизайна

Эти примеры разработки содержат ссылки на загружаемый исполняемый файл (. exe ), заархивированный файл (. zip ) или файл архива проекта Quartus II (. qar ). Эти файлы содержат все необходимые файлы дизайна и проекта для использования примера. Чтобы использовать примеры, выполните следующие действия:

1. Выберите ссылку для скачивания
2. Сохраните файл на свой жесткий диск
3. Запустите. exe или распакуйте. zip / .qar

Если проект представляет собой файл Quartus:

1. Откройте программное обеспечение Quartus II и выберите Открыть проект (из меню «Файл»)

2. Выберите пример дизайна < имя файла >.файл четверки

Если проект является файлом QAR:

1. Откройте программное обеспечение Quartus II и выберите Восстановить архивированный проект (из меню Проект)

2. В поле Имя архива перейдите к примеру проекта < filename > .qar file
3. В поле Папка назначения перейдите к папке назначения
4. Выбрать ОК

Примеры дизайна Отказ от ответственности

Эти примеры конструкции могут использоваться только в устройствах Altera Corporation и остаются собственностью Altera.Они предоставляются на условиях «как есть» и как жилье; следовательно, все гарантии, заявления или гарантии любого рода (явные, подразумеваемые или установленные), включая, помимо прочего, гарантии товарной пригодности, ненарушения или пригодности для конкретной цели, специально отвергаются. Altera прямо не рекомендует, не предлагает и не требует, чтобы эти примеры использовались в сочетании с любым другим продуктом, не предоставленным Altera.