Последовательная схема: последовательная схема — это… Что такое последовательная схема?

Как показано на рисунке, существует два типа входов для комбинационной логики:

1. Внешние входы, которые не контролируются схемой.
2. Внутренние входы, которые являются функцией предыдущих состояний выхода.

Вторичные входы — это переменные состояния, создаваемые элементами хранения, тогда как вторичные выходы — возбуждения для элементов хранения.

Типы последовательных схем — Существует два типа последовательных схем:

• Асинхронная последовательная схема — Эти схемы не используют тактовый сигнал , но используют импульсы входов.Эти схемы на быстрее на , чем синхронные последовательные схемы, потому что есть тактовый импульс и они меняют свое состояние немедленно при изменении входного сигнала. Мы используем асинхронные последовательные схемы, когда важна скорость работы и независимых внутренних тактовых импульсов.

Но эти схемы более сложны в разработке , и их выходная мощность неопределенная .

• Синхронная последовательная схема — Эти схемы используют тактовый сигнал и входы уровня (или импульсные) (с ограничениями на ширину импульса и распространение цепи).Выходной импульс такой же длительности, как и тактовый импульс для синхронизированных последовательных схем. Поскольку они ждут прибытия следующего тактового импульса для выполнения следующей операции, эти схемы на бит медленнее по сравнению с асинхронными. Выход уровня изменяет состояние в начале входного импульса и остается в нем до следующего входного или тактового импульса.

Мы используем синхронную последовательную схему в синхронных счетчиках, триггерах и при разработке машин управления состоянием MOORE-MEALY.

Мы используем последовательные схемы для разработки счетчиков, регистров, RAM, MOORE / MEALY Machine и других машин с сохранением состояния.

GATE CS Corner Questions
Выполнение следующих вопросов поможет вам проверить свои знания. Все вопросы задавались в GATE в предыдущие годы или в пробных тестах GATE. Настоятельно рекомендуется попрактиковаться в них.

1. GATE CS 2010, вопрос 65
2. GATE CS 1999, вопрос 33
3. GATE CS 2014 (набор 3), вопрос 65

Ссылки —
Последовательные схемы
Последовательная логика — Википедия

пользователя Mithlesh Upadhyay.Если вам нравится GeeksforGeeks и вы хотите внести свой вклад, вы также можете написать статью, используя write.geeksforgeeks.org, или отправить свою статью по адресу [email protected]. Посмотрите, как ваша статья появляется на главной странице GeeksforGeeks, и помогите другим гикам.

Пожалуйста, напишите комментарии, если вы обнаружите что-то неправильное, или если вы хотите поделиться дополнительной информацией по теме, обсуждаемой выше.

Синхронная последовательная цепь — обзор

6.7 Триггер JK

Описанные ранее схемы защелки не подходят для работы в синхронных последовательных схемах из-за их прозрачности.Для синхронных схем предусмотрен тактовый сигнал, который управляет временем, в которое выходы элементов памяти могут изменять состояние. В синхронной схеме в качестве основного элемента памяти используются триггеры, типичным примером которых является JKFF. В отличие от защелок, они реагируют только на переход на тактовом входе или на изменение асинхронного ввода, такого как Clear.

Символьное представление JKFF показано на рисунке 6.14 (a), а таблица состояний, описывающая его логическую работу, — на рисунке 6.14 (б). Логическая работа этого триггера отличается в одном отношении от таковой защелки SR тем, что допускается одновременное равенство f и K 1. Когда J = K = 1, триггер flop переключает , т.е. в строке 7 триггер меняет состояние с 0 на 1, а в строке 8 происходит обратное действие. В строках 4 и 5 выполняются обычные операции сброса и настройки, как описано для защелки SR в разделе 6.3.

Рисунок 6.14. JK-триггер (a) символическое представление (b) таблица состояний (c) представление JK-триггера с помощью SR-защелки и двух вентилей И (d) график K-карты состояния Q ^{t + δt} (e) диаграмма (f) управляющая таблица

Изучение таблицы состояний показывает, что триггер включен в строках 5 и 7, а в строках 4 и 8 он выключен.Условие включения для Q :

S = JK¯Q¯ + JKQ¯ = JQ¯

Условие выключения для Q :

R = J¯KQ + JKQ = KQ

Эти два уравнения указывают, что триггер JK можно рассматривать как защелку SR, перед которой стоят два логических элемента И, которые реализуют функции включения и выключения соответственно, как показано на рисунке 6.14 (c).

Характеристическое уравнение триггера JK получается путем нанесения текущих состояний состояния на K-карту, показанную на рисунке 6.14 (г). После упрощения характеристическое уравнение может быть записано как

Qt + δt = (JQ¯ + K¯Q)

Диаграмма состояний, описывающая конечное поведение триггера, показана на рисунке 6.14 (e). Предполагая, что триггер синхронизирован и в настоящее время находится в состоянии Q = 0 с J = 1 и Ck , изменяющимся с 0 на 1, он переходит в состояние Q = 1. Аналогично, в состоянии Q = 1 с K = 1 и Ck при изменении от 0 до 1 происходит переход к Q = 0.

Управляющая таблица для триггера JK, полученная из состояния стабильного, показана на рисунке 6.14 (f). Сравнивая управляющий стол защелки SR и триггера JK на рисунках 6.7 и 6.14 (f), можно заметить, что триггер JK имеет больше условий ввода «X» или «безразлично». На практике увеличенное количество терминов «безразлично» приводит к упрощению комбинационной логики при проектировании последовательной логической схемы.

Триггер JK может быть реализован путем соединения выходов двух логических элементов И на рисунке 6.14 (c) к входам S и R управляемой защелки, показанной на рисунке 6.10 (a). Выходы Q и Q¯ этой защелки и ее тактовых соединений подаются на входы двух логических элементов И вместе с входами J и K , как показано на рисунке 6.15 (a). Обратите внимание, что логические элементы И формируются из двух пар логических элементов И-НЕ в каскаде, а именно: g ₅ и g ₇ , а также g ₆ и g ₈ . Очевидно, что вентили g ₇ и g ₁ , а также вентили g ₈ и g ₂ дают двойную инверсию и являются избыточными, тем самым уменьшая JKFF до массива только из четырех вентилей, как показано на рисунке 6. .15 (б).

Рисунок 6.15. (а) реализация JK-триггера в NAND и (б) его сокращенная форма

Как и в случае с управляемыми защелками, описанными ранее в этой главе, триггер отключается, когда Ck = 0, и активен, когда Ск = 1. К сожалению, соединение, показанное на рисунке 6.15 (b), демонстрирует нестабильность, когда J = K = 1 и Ck = 1 из-за обратной связи дополнительных выходных сигналов на входе. Диаграмма состояний показывает, что в этих условиях выход Q является колебательным и будет оставаться таковым до тех пор, пока Ck не выполнит переход 1 → 0, когда часы отключены.

Основы работы с последовательными цепями

В этом руководстве мы узнаем о последовательных схемах, что такое последовательная логика, чем последовательные схемы отличаются от комбинационных схем, различные типы последовательных схем, некоторые важные основы работы с последовательными схемами и многое другое.

Комбинированная логика и последовательная логика являются строительными блоками проектирования цифровых систем. Комбинационные схемы включают в себя мультиплексоры, демультиплексоры, кодеры, декодеры и т. Д., Тогда как последовательные схемы — это защелки, триггеры, счетчики, регистры и т. Д.

Чтобы узнать больше об основах последовательной логики и всех ее элементов, таких как часы, запуск, синхронные, асинхронные схемы и т. Д., Продолжайте читать следующее руководство.

Введение

Последовательные логические схемы — это схемы, выход которых зависит не только от текущего значения входа, но и от предыдущих значений входного сигнала (истории значений), что в отличие от комбинационных схем, где выход зависит только от текущих значений входного сигнала. ввод в любой момент времени.Последовательную схему можно рассматривать как комбинационную схему со схемой обратной связи. Последовательная схема использует элемент памяти, такой как триггеры, в качестве схемы обратной связи для сохранения прошлых значений. Блок-схема последовательной логики показана ниже.

Последовательные логические схемы используются для создания конечных автоматов, которые являются основным строительным блоком во всех цифровых схемах, а также в схемах памяти. По сути, все схемы в практических цифровых устройствах представляют собой смесь комбинационных и последовательных логических схем.

Пример:

Как правило, мы сталкиваемся с множеством счетчиков в нашей повседневной жизни, чтобы подсчитать количество объектов. Например, чтобы подсчитать количество зрителей, которые входят или выходят из зала или подсчитывают количество транспортных средств на стоянке. Это когда любой человек входит в аудиторию. счетчик увеличивает свое значение в зависимости от его текущего значения. Точно так же он уменьшает свою стоимость в зависимости от своей предыдущей и текущей стоимости. Таким образом, Counter сохраняет текущее состояние счетчика для выполнения следующей операции.

Аналогичен последовательным цепям, которые изменяют свое состояние в соответствии с предыдущими и текущими сигналами.

К началу

Комбинационные схемы и последовательные схемы

К началу

Тактовый сигнал в последовательных цепях

Тактовый сигнал играет решающую роль в последовательных цепях. Часы — это сигнал, который периодически колеблется между логическим уровнем 0 и логическим уровнем 1. Прямоугольная волна с постоянной частотой является наиболее распространенной формой тактового сигнала. Тактовый сигнал имеет «края». Это моменты, когда часы меняются с 0 на 1 (положительный фронт) или с 1 на 0 (отрицательный фронт).

Clock управляют выходами последовательной схемы, то есть определяют, когда и как элементы памяти изменяют свои выходы. Если последовательная схема не имеет на входе тактового сигнала, выходной сигнал схемы будет изменяться случайным образом. Так что они не могут сохранять свое состояние до прихода следующего входного сигнала. Но последовательные схемы с тактовым входом сохранят свое состояние до наступления следующего фронта тактового сигнала.

К началу

Классификация последовательных цепей

По входному тактовому сигналу последовательные схемы подразделяются на два типа.

• Синхронная последовательная цепь
• Асинхронная последовательная цепь

Синхронные последовательные схемы

Определение:

В синхронной последовательной схеме выход зависит от текущего и предыдущего состояний входов в синхронизированных экземплярах. В схемах используется элемент памяти для хранения предыдущего состояния. Элементы памяти в этих схемах будут иметь часы. Все эти тактовые сигналы управляются одним и тем же тактовым сигналом.

• Используя тактовый сигнал, изменения состояния будут происходить во всех элементах памяти.
• Эти схемы немного медленнее по сравнению с асинхронными, потому что они ждут прибытия следующего тактового импульса для выполнения следующей операции.
• Эти схемы могут быть синхронизированными или импульсными.
• Синхронные последовательные схемы, которые используют тактовые импульсы на своих входах, называются синхронизированными последовательными схемами. Они очень стабильны.
• Последовательные цепи, которые изменяют свое состояние с помощью импульса, и они называются импульсными или несинхронизированными последовательными цепями.

Где мы используем синхронные последовательные схемы ??

• Используется при разработке машин управления состоянием MOORE-MEALY.

• Используются в синхронных счетчиках, триггерах и т. Д.

К началу

Ограничения синхронных последовательных цепей

• Все триггеры в синхронных последовательных схемах должны быть подключены к тактовому сигналу. Тактовые сигналы — это очень высокочастотные сигналы, а распределение тактовых импульсов потребляет и рассеивает большое количество тепла.
• Критический путь или самый медленный путь определяет максимально возможную тактовую частоту. Следовательно, они медленнее, чем асинхронные схемы.

Асинхронные последовательные схемы

Определение

Последовательные схемы, которые не работают с тактовыми сигналами, называются «асинхронными последовательными схемами».

• Эти схемы изменят свое состояние сразу же при изменении входного сигнала.
• Поведение схемы определяется сигналами в любой момент времени и порядком изменения входных сигналов.

• Они не работают в импульсном режиме.
• Они обладают лучшими характеристиками, но их сложно спроектировать из-за проблем с синхронизацией.
• В основном мы используем асинхронные схемы, когда нам требуются операции с низким энергопотреблением.
• Они быстрее, чем синхронные последовательные схемы, поскольку им не нужно ждать какого-либо тактового сигнала.

Где мы используем асинхронные последовательные схемы ??

Они используются, когда важна скорость работы.Поскольку они не зависят от внутреннего тактового импульса, они работают быстро. поэтому они используются в схемах быстрого реагирования.

• Используется для связи между двумя устройствами, имеющими свои собственные независимые часы.
• Используется, когда требуется улучшенная внешняя обработка ввода.

Ограничения асинхронных последовательных цепей

• Асинхронные последовательные схемы труднее спроектировать.
• Хотя они имеют более высокую производительность, их производительность сомнительна.

Наверх

Обратная связь в последовательных цепях

Комбинационные схемы не требуют никакой обратной связи, поскольку выходы полностью зависят от текущего значения входа. Но в случае последовательных схем выходы зависят от прошлых значений входных данных вместе с текущими значениями. Чтобы задействовать элемент памяти как триггер, в схему необходимо ввести обратную связь. Например, рассмотрим простую схему обратной связи, как показано ниже.

Если 0 является входом для инвертора в экземпляре, этот 0 будет распространяться, и на выходе будет 1.Эта 1 возвращается как ввод. Эта 1 будет распространяться, и на выходе будет 0. Процесс повторяется, и результатом является непрерывное колебание выходного сигнала между 0 и 1. В этом сценарии нет стабильного состояния.

Теперь рассмотрим следующий пример подключения двух инверторов, как показано.

Здесь два инвертора подключены друг к другу, причем выход второго инвертора подается обратно на вход первого инвертора. Если 0 является входом для первого инвертора в экземпляре, он распространяется через первый инвертор, а выход равен 1.Эта 1 вводится во второй инвертор и распространяется через него. Выход второго инвертора равен 0, который возвращается на первый инвертор. Но на входе первого инвертора уже 0 и, следовательно, никаких изменений не происходит. Считается, что схема находится в стабильной цепи. Другое стабильное состояние может быть получено, когда на входе первого инвертора 1.

К началу

Защелки и Вьетнамки

Защелка — это основной строительный элемент в последовательных цепях.Защелки не имеют тактового сигнала, то есть представляют собой асинхронные последовательные схемы.

• Защелки состоят из статических ворот.
• Защелка — это бистабильный мультивибратор, т.е. он имеет два стабильных состояния и может переключаться между этими состояниями.
• Защелки будут иметь обратную связь от выхода. Таким образом, они изменяют свой выход в любой момент, используя предыдущее и текущее состояния входных сигналов.
• Когда включено, на выход защелки постоянно влияет его вход i.е. выход изменяется немедленно, когда изменяется вход. При отключении состояние защелки остается постоянным, то есть запоминает свое предыдущее значение. В качестве управляющего сигнала используется тактовый или разрешающий сигнал.
• Защелки постоянно проверяют все входы и, соответственно, меняют свой выход при включении.
Пример: защелка S-R — это пример простой защелки.

Пример: защелка S-R — это пример простой защелки.

Триггер также является строительным блоком синхронных последовательных схем.Имеет два стабильных состояния. Он может хранить один бит информации. Шлепанцы будут иметь тактовый сигнал. Их состояние меняется в зависимости от тактового импульса. Эти устройства будут иметь два состояния и путь обратной связи.

• Flip-Flop чувствителен к краям. Они изменят свое состояние при переходе тактового сигнала с низкого на высокий или с высокого на низкий.
• После перехода синхросигнала с 0 на 1 или с 1 на 0, т.е. когда часы находятся на постоянном значении 0 или 1, состояние остается неизменным даже при изменении входа.

Пример : JK Flip-Flop.

ПРИМЕЧАНИЕ : Единственное различие между защелками и триггерами состоит в том, что защелка чувствительна к уровню управляющего сигнала (тактовый или разрешающий), в то время как триггер чувствителен к фронту управляющего сигнала (обычно тактового сигнала).

Запуск

Определение
Изменение выхода триггера может быть выполнено путем небольшого изменения входного сигнала. Это небольшое изменение может быть выполнено с помощью тактового импульса.Этот тактовый импульс известен как импульс запуска.

Триггер называется «запускаемым», когда на вход подается импульс запуска, который вызывает изменения на выходе. Триггеры — это базовые компоненты регистров и счетчиков, которые хранят данные в виде многобитовых чисел. Несколько триггеров соединены в последовательную цепь, и все эти триггеры требуют запускающего импульса. Количество импульсов запуска, подаваемых на вход, определяет количество в счетчике.
Существует два типа запуска: запуск по уровню и запуск по фронту

Запуск уровня

Процесс запуска, в котором изменение состояния выхода соответствует активному уровню входов, называется «запуском по уровню».

Срабатывание уровня бывает двух типов, это

1. Запуск высокого уровня.

2. Запуск по низкому уровню.

При высокоуровневом запуске выходной сигнал триггера изменяется только тогда, когда его разрешающий вход находится в высоком состоянии, т.е. логическом высоком уровне или логической 1. Символьное представление триггера высокого уровня показано ниже.

При запуске по низкому уровню выход триггера изменяется только тогда, когда его вход разрешения находится в низком состоянии i.е. низкий логический уровень или логический 0. Ниже показано символическое представление срабатывания низкого уровня. Запуск по низкому уровню обычно определяется по пузырьку на входе часов.

В режиме запуска по фронту выход изменяется только тогда, когда входы присутствуют на любом из переходов тактового импульса, то есть либо от низкого уровня к высокому (от 0 до 1), либо от высокого к низкому (от 1 до 0).

Запуск по фронту бывает двух типов, это

1.Запуск по положительному фронту.

2. Срабатывание по отрицательному фронту.

При запуске по положительному фронту выход изменяется только тогда, когда вход находится на положительном фронте входного тактового импульса, то есть при переходе от низкого уровня к высокому (от 0 до 1).
Метод запуска по положительному фронту используется, когда триггер должен реагировать при переходе от низкого уровня к высокому. Символьное представление срабатывания по положительному фронту показано ниже.

При запуске по отрицательному фронту выход изменяется только тогда, когда вход находится на отрицательном фронте входа i тактового импульса.е. переход от высокого к низкому (от 1 до 0).

Метод запуска по отрицательному фронту используется, когда триггер должен реагировать при переходе от высокого уровня к низкому. Символьное представление срабатывания отрицательного фронта показано ниже.

Триггер по фронту лучше, чем по уровню

Лучше использовать запуск по фронту, а не по уровню. Это связано с тем, что запуск по уровню может вызвать нестабильность в схеме для конкретного случая триггера, запускаемого по уровню, когда тактовый импульс подается на вход одновременно с изменением выхода триггера.Обратная связь от выхода к входу вызывает эту нестабильность. Чтобы избежать этой нестабильности, используются триггеры с синхронизацией по фронту.

К началу

Асинхронных последовательных цепей: определение и преимущества

Асинхронные последовательные схемы

Давайте рассмотрим асинхронных последовательных схем , которые состоят из триггеров . Триггер — это базовый элемент памяти, который может хранить один бит информации. Асинхронные последовательные схемы изменяют свои состояния и выходные значения всякий раз, когда происходит изменение входных значений.

В асинхронных последовательных схемах входы являются уровнями и отсутствуют тактовые импульсы. Входные события управляют схемой. Другими словами, схема называется асинхронной, если она не управляется периодическим тактовым сигналом для синхронизации своих внутренних состояний.

Например, рассмотрим счетчик пульсаций, который является асинхронным. В счетчике пульсаций:

• Первый триггер управляется внешними часами.
• Для остальных триггеров часы для каждого триггера управляются выходом из предыдущих триггеров.

Триггеры

Чтобы быть более конкретным, триггер — это запоминающее устройство, управляемое часами. Это означает, что триггер сохраняет входное значение и отправляет сохраненное значение как выход только при наличии тактового сигнала.

Если мы соединим много триггеров вместе, они могут сохранить данные. Эти данные могут быть числовым символом в памяти компьютера или любой другой информацией.

На следующем рисунке представлен D-триггер, популярный тип триггера, и его таблица истинности:

На следующем рисунке представлена ​​временная диаграмма для предыдущего триггера:

В этом примере триггер оценивает свой вход D и изменяет свои выходы Q и Q ‘только на переднем фронте сигнала тактовой частоты (CLK).

• Когда CLK = 0, главный фиксатор включен (открыт), и содержимое D передается в QM.
• Когда CLK = 1, главный фиксатор отключен (закрыт), и его выход передается на второй фиксатор, называемый ведомым.

Вы можете заметить, что защелка ведомого устройства открыта, пока CLK = 1. Он меняет свое состояние только в начале этого интервала. Его состояние не меняется в течение оставшейся части интервала.

Следовательно, фиксаторы главного и подчиненного устройства не открываются одновременно.Триггер никогда не бывает прозрачным, то есть выходной сигнал триггера изменяется только на одном типе (положительном или отрицательном) фронта тактового сигнала.

Преимущества асинхронных последовательных схем

Асинхронные последовательные схемы не используют часы и могут изменять свое выходное состояние настолько быстро, насколько позволяет задержка распространения сигнала от входа. Это означает, что они могут быть быстрее, чем синхронные последовательные схемы.

Ниже приведены еще несколько преимуществ асинхронной последовательной схемы:

• Схема представляет собой единый блок, что означает, что она не имеет внешнего управления.На практике это означает, что схема может легко адаптироваться к изменениям окружающей среды и каждый раз обеспечивать одинаковую мощность.
• Схема надежная и быстрая.
• Схема проще в конструкции.
• Цепь может быть надежно защищена.
• Цепь может завершиться досрочно, когда известно, что входы, которые еще не поступили, не имеют отношения к делу.
• Схема потребляет меньше энергии.

Резюме урока

В этом уроке мы узнали об асинхронных счетчиках , , , асинхронных последовательных цепях, и их преимуществах.

• Асинхронные счетчики могут быть установлены или сброшены при возникновении внешнего события.
• Асинхронные последовательные схемы изменяют свои состояния и выходные значения всякий раз, когда происходит изменение входных значений. В асинхронных последовательных схемах входы являются уровнями и отсутствуют тактовые импульсы.

Мы также исследовали, как триггер может синхронизироваться в асинхронных последовательных схемах.

L05: последовательная логика

L05: последовательная логика

На прошлой лекции мы узнали, как построить комбинационную логику. схемам дана функциональная спецификация, в которой рассказывается, как выходные значения были связаны с текущими значениями входы.

Но вот простое устройство, с которым мы не можем построить комбинационная логика. В устройстве есть лампа, которая служит выход и кнопка, которая служит входом. Если свет выключен и нажимаем кнопку, загорается лампочка. Если свет горит и нажимаем кнопку, свет гаснет.

Чем отличается данная схема от комбинационной схемы, которые мы уже обсуждали? Самая большая разница заключается в том, что выход устройства не зависит от * текущее * входное значение устройства.Поведение, когда нажатие кнопки зависит от того, что произошло в прошлом: нечетное пронумерованные нажатия включают свет, даже пронумерованные нажатия включают выключить свет. Устройство «запоминает», последний толчок был нечетным или четным, поэтому он будет вести себя согласно спецификации при следующем нажатии кнопки вместе. Устройства, которые что-то помнят об истории их входы, как говорят, имеют состояние.

Второе отличие более тонкое. Нажатие кнопки отмечает событие во времени: мы говорим о состоянии до толчка («Свет горит») и состояние после нажатия («Свет не горит»).Это переход кнопка от не нажатой к нажатой, что нас интересует in, а не то, нажата кнопка в данный момент или нет.

Внутреннее состояние устройства — это то, что позволяет ему производить разные выходы, даже если он получает один и тот же вход. А комбинационное устройство не может демонстрировать такое поведение, поскольку его выходы зависят только от текущих значений входа. Давайте посмотрим, как мы включим понятие устройства состояние в нашу схему.

Мы представим новую абстракцию компонента памяти. который будет хранить текущее состояние цифровой системы, которую мы хотим строить.Компонент памяти хранит один или несколько битов, которые кодировать текущее состояние системы. Эти биты доступны в виде цифровых значений на компонентах памяти выходы, показанные здесь как провод с маркировкой «Current Состояние».

Текущее состояние, наряду с текущими входными значениями, является входы в блок комбинационной логики, который производит два набора выходов. Один набор выходов — это следующее состояние устройства, кодируется с использованием того же количества битов, что и текущее состояние. В другой набор выходов — это сигналы, которые служат выходами цифровой системы.Функциональная спецификация для комбинационная логика (возможно, таблица истинности, или, может быть, набор Булевы уравнения) определяет, как следующее состояние и система выходы связаны с текущим состоянием и текущими входами.

Компонент памяти имеет два входа: сигнал управления ЗАГРУЗИТЬ, который указывает, когда заменить текущее состояние следующим состоянием, и ввод данных, который указывает, каким должно быть следующее состояние. Наш план состоит в том, чтобы периодически запускать контроль ЗАГРУЗКИ, который будет создать последовательность значений для текущего состояния.K $ на количество возможных состояний, так как состояние устройства кодируется с использованием K бит памяти.

Итак, нам нужно выяснить, как построить память компонент, который может время от времени загружаться новыми значениями. Это тема этой главы. Нам также понадобится систематический способ разработки последовательной логики для достижения желаемая последовательность действий. Это предмет Следующая глава.

Мы представляли биты как напряжения, поэтому мы могли бы рассмотрите возможность использования конденсатора для хранения определенного напряжения.В Конденсатор — пассивное двухполюсное устройство. Терминалы соединены с параллельными проводящими пластинами, разделенными изолятором. Добавление заряда Q к одной пластине конденсатора создает разность напряжений V между двумя пластинчатыми выводами. Q и V связаны емкостью C конденсатора: Q = CV.

Когда мы добавляем заряд конденсатору, зацепляя пластинчатый вывод к более высокому напряжению, это называется «зарядка конденсатор». А когда снимаем заряд подключив пластинчатый вывод на более низкое напряжение, что называется «Разрядка конденсатора».

Итак, вот как может работать конденсаторное запоминающее устройство. Один вывод конденсатора подключен к некоторому стабильному опорному току. Напряжение. Мы будем использовать переключатель NFET для подключения другого пластину конденсатора к проводу, называемому разрядной линией. Ворота переключателя NFET подключен к проводу, который называется словом линия.

Чтобы записать немного информации в наше запоминающее устройство, вбиваем битовую строку на желаемое напряжение (, т.е. , цифровой 0 или цифровой 1). Затем установите строку слов HIGH, включив NFET выключатель.Конденсатор будет заряжаться или разряжаться до тех пор, пока не станет имеет то же напряжение, что и разрядная линия. На этом этапе установите словарной линии LOW, выключив переключатель NFET и изолировав заряд конденсатора на внутренней пластине. В идеальном мир, заряд останется на пластине конденсатора бесконечно.

Через некоторое время, чтобы получить доступ к сохраненной информации, мы сначала зарядите битовую линию до некоторого промежуточного напряжения. Затем установите словарной линии ВЫСОКИЙ, включив переключатель NFET, который подключает заряд на битовой линии до заряда конденсатора.В разделение заряда между разрядной линией и конденсатором будет иметь некоторую небольшое влияние на заряд на битовой линии и, следовательно, ее Напряжение. Если конденсатор хранил цифровую единицу и, следовательно, был при более высоком напряжении заряд будет перетекать из конденсатора в битовая линия, повышающая напряжение битовой линии. Если конденсатор хранил цифровой 0 и был при более низком напряжении, заряд будет течь из разрядной шины в конденсатор, понижая напряжение разрядной линии. Изменение битовой линии напряжение зависит от отношения емкости разрядной линии к C, емкость накопительного конденсатора, но обычно довольно небольшой.Используется очень чувствительный усилитель, называемый смысловым усилителем. чтобы обнаружить это небольшое изменение и произвести допустимое цифровое напряжение как значение, считываемое из ячейки памяти.

Уф! Чтение и письмо требуют целой последовательности операций, наряду с тщательно разработанной аналоговой электроникой. Хорошей новостью является то, что отдельные накопительные конденсаторы довольно маленький — в современных интегральных схемах мы можем уместить миллиарды бит памяти на относительно недорогих микросхемах называется динамической памятью с произвольным доступом или сокращенно DRAM.У DRAM очень низкая стоимость одного бита хранилища.

Плохая новость в том, что сложная последовательность операций требуется для чтения и записи требует времени, поэтому время доступа относительно медленные. И мы должны осторожно беспокоиться поддержание заряда накопительного конденсатора перед лицом внешний электрический шум. Действительно плохая новость заключается в том, что NFET переключатель не идеален, и есть небольшое количество ток утечки через переключатель, даже если он официально выключен. Со временем этот ток утечки может заметное влияние на накопленный заряд, поэтому мы должны периодически обновлять память, читая и перезаписывая сохраненное значение до того, как утечка испортила сохраненное Информация.В современных технологиях это нужно делать каждый раз. 10 мс или около того.

Хм. Возможно, нам удастся обойти недостатки емкостного хранилище, разработав схему, которая использует обратную связь для обеспечения постоянное обновление сохраненной информации …

Вот схема с подключенными комбинационными инверторами. петля положительной обратной связи. Если мы установим вход одного из инверторы в цифровой 0, он будет производить цифровую 1 на своем выход. Затем второй инвертор выдаст цифровой 0 на его выход, который снова подключен к оригиналу Вход.Это стабильная система, и эти цифровые значения будут поддерживается даже в присутствии шума, пока это электрическая схема подключена к источнику питания и заземлению. И, конечно же, он также стабилен, если мы перевернем цифровые значения на двух провода. В результате получается система с двумя стабильными конфигурации, называемые бистабильным элементом хранения.

Вот характеристика передачи напряжения, показывающая, как $ V _ {\ textrm {OUT}} $ и $ V _ {\ textrm {IN}} $ двухинвертора системы связаны.Эффект от подключения системы выход на его вход показан добавленным ограничением, которое $ V _ {\ textrm {IN}} $ равно $ V _ {\ textrm {OUT}} $. Тогда мы можем графически решить для значений $ V _ {\ textrm {IN}} $ и $ V _ {\ textrm {OUT}} $, удовлетворяющие обоим ограничениям. Есть три возможных решения в месте пересечения двух кривых.

Две точки пересечения на обоих концах VTC находятся стабильна в том смысле, что небольшие изменения в $ V _ {\ textrm {IN}} $ (из-за, скажем, электрического шума), не влияют на $ V _ {\ textrm {OUT}} $.Так система вернется в стабильное состояние. состояние несмотря на небольшие возмущения.

Средняя точка пересечения — это то, что мы называем метастабильным. Теоретически система могла «балансировать» на этом определенное напряжение $ V _ {\ textrm {IN}} / V _ {\ textrm {OUT}} $ навсегда, но малейшее возмущение приведет к быстрому снижению напряжений. переход к одному из устойчивых решений. Поскольку мы планируя использовать этот бистабильный запоминающий элемент в качестве нашей памяти компонент, нам нужно выяснить, как избежать система в это метастабильное состояние.Подробнее об этом в следующем глава.

Теперь давайте разберемся, как загрузить новые значения в нашу бистабильный накопительный элемент.

Мы можем использовать мультиплексор 2 к 1 для создания настраиваемого хранилища элемент. Напомним, что мультиплексор выбирает в качестве выходного значения значение одного из двух входов данных. Выход MUX служит выходом состояния компонента памяти. Внутри к компоненту памяти мы также подключим вывод мультиплексор на вход данных D0. Ввод данных D1 MUX {} станет вводом данных компонента памяти.И строка выбора MUX станет компонентом памяти сигнал нагрузки, здесь называемый затвором.

Когда вход затвора LOW, выход MUX {} зацикливается обратно через MUX через вход данных D0, формируя бистабильная петля положительной обратной связи, обсуждаемая в последнем разделе. Обратите внимание, что у нашей схемы теперь есть цикл, поэтому она больше не квалифицируется как комбинационная схема.

Когда вход затвора HIGH, выход MUX {} определяется значением входа D1, i.е. , данные ввод компонента памяти.

Для загрузки новых данных в компонент памяти мы устанавливаем вентиль вход HIGH достаточно долго, чтобы выход Q стал действительным и стабильный. Глядя на таблицу истинности, мы видим, что когда G равно 1, выход Q следует за входом D. Пока вход G ВЫСОКИЙ, любые изменения на входе D будут отражены как изменения в Q выход, время определяется tPD мультиплексора.

Затем мы можем установить вход затвора LOW, чтобы переключить память компонент в режим памяти, где стабильное значение Q равно поддерживается бесконечно с помощью контура положительной обратной связи, как показано в первых двух строках таблицы истинности.

Наше запоминающее устройство называется D-защелкой или просто защелкой для Короче говоря, здесь показан схематический символ.

Когда затвор защелки ВЫСОКИЙ, защелка открыта и информация течет от входа D к выходу Q. Когда ворот защелки НИЗКИЙ, защелка закрыта и в «Режим памяти», запоминание того значения, которое было на D ввод, когда гейт перешел с ВЫСОКОГО на НИЗКИЙ.

Это показано на временных диаграммах справа. В осциллограммы показывают, когда сигнал стабильный, i.е. , постоянная сигнал, который либо НИЗКИЙ, либо ВЫСОКИЙ, и когда сигнал изменение, показанное как один или несколько переходов между LOW и ВЫСОКИЙ.

Когда G HIGH, мы видим, что Q меняется на новый стабильный выход значение не позднее tPD после того, как D достигнет нового стабильного значения.

Наша теория состоит в том, что после перехода G к НИЗКОМУ значению Q будет оставаться стабильным при любом значении D, когда G установил HIGH на НИЗКИЙ переход. Но мы знаем, что в целом мы не можем предполагать что-либо о выходе комбинационного устройства, пока tPD после входного перехода — устройству разрешено делать что угодно в интервале между tCD и tPD после входной переход.Но как будет работать наша память, если Переход с 1 на 0 на G приводит к тому, что выход Q становится недействительным для короткий перерыв? В конце концов, это значение Q вывод, который мы пытаемся запомнить! Шли в убедитесь, что переход от 1 к 0 на G не повлияет выход Q.

Вот почему мы указали мягкий MUX для нашей памяти составная часть. Таблица истинности для мягкого MUX показана здесь. Выход мягкого MUX остается действующим и стабильным даже после входной переход под любым из следующих трех условия.

(1) Когда мы загружаем защелку, устанавливая G HIGH, один раз вход D был действительным и стабильным для tPD, мы гарантируем что выход Q будет стабильным и действительным с тем же значением как вход D, независимо от начального значения Q.

Или (2) Если и Q, и D действительны и стабильны для tPD, Q выход не будет затронут последующими переходами на G Вход. Это ситуация, которая позволит нам Переход с 1 на 0 на G без загрязнения выхода Q.

Или, наконец, (3) если G НИЗКОЕ и Q стабильно не менее tPD, последующие переходы на выходной сигнал не повлияют. вход D.

Гарантирует ли снисходительность исправную защелку? Ну только если мы внимательно следим за стабильностью сигналов на в нужное время, чтобы мы могли воспользоваться снисходительным поведением MUX.

Вот шаги, которые нам нужно выполнить, чтобы обеспечить защелка будет работать как мы хотим.

Во-первых, пока вход G ВЫСОКИЙ, установите вход D на значение желаем хранить в защелке.Затем, после tPD, мы Гарантировано, что значение будет стабильным и действительным на выходе Q. Это условие (1) из предыдущего слайда.

Теперь ждем еще одного tPD, чтобы информация о новом значение на входе Q ’распространяется через внутренний схемотехника защелки. Теперь и D *, и * Q ’были стабильно по крайней мере для tPD, что дает нам условие (2) из предыдущий слайд.

Итак, если D стабильно для 2 * tPD, переходы на G не повлияют выход Q. Это требование к D называется временем установки защелка: как долго D должен быть стабильным и действительным, прежде чем переход от высокого к низкому уровню G.

Теперь мы можем установить G в LOW, по-прежнему сохраняя D стабильным и действительным. После еще одного tPD, чтобы позволить новому значению G распространиться через внутренняя схема защелки, мы довольны условие (3) с предыдущего слайда, и выход Q будет не затронуты последующими переходами на D.

Это дополнительное требование к стабильности D называется время удержания защелки: сколько времени после перехода на G, что D должен оставаться стабильным и действительным.

Вместе требования к времени установки и удержания называются динамическая дисциплина, которой необходимо придерживаться, если защелка работать правильно.

Таким образом, динамическая дисциплина требует, чтобы вход D был стабильный и действительный как до, так и после перехода на G. Если наша схема предназначена для соблюдения динамической дисциплины, мы может гарантировать, что этот компонент памяти будет надежно хранить информация о D, когда ворота делают ВЫСОКИЙ-НИЗКИЙ переход.

Давайте попробуем использовать защелку в качестве компонента памяти в нашем последовательная логическая система.

Для загрузки кодировки нового состояния в защелку открываем защелку, установив вход затвора защелки ВЫСОКИЙ, позволяя новое значение распространяется на выход Q защелки, который представляет текущее состояние.Это обновленное значение распространяется через комбинационную логику, обновляя новое состояние Информация. К сожалению, если ворота остаются ВЫСОКИМИ слишком долго, мы создали петлю в нашей системе, и наш план загрузить защелку с новое состояние идет наперекосяк, поскольку новое значение состояния начинает меняться быстро, поскольку информация распространяется вокруг и вокруг петля.

Итак, чтобы это сработало, нам нужно тщательно рассчитать интервал когда G ВЫСОКИЙ. Он должен быть достаточно длинным, чтобы удовлетворить ограничения динамической дисциплины, но она должна быть короткой достаточно, чтобы защелка снова закрылась до нового состояния информация имеет шанс распространиться по всему миру петля.

Хм. Я думаю, мистер Блю прав: такая хитрая система время, вероятно, будет подвержено ошибкам, так как точное время сигналы практически невозможно гарантировать. У нас есть верхняя и нижние границы по времени переходов сигналов, но нет гарантии точных интервалов. Чтобы это сработало, мы хотим сигнал нагрузки, который отмечает момент времени, а не интервал.

Вот аналогия, которая поможет нам понять что происходит и что мы можем с этим поделать. Представьте себе очереди машин, ожидающих у ворот пункта взимания платы.Последовательность машин представляет собой последовательность состояний в нашей последовательной логике и Плата за проезд через ворота представляет собой защелку.

Сначала ворота закрыты и машины терпеливо ждут пройти через пункт взимания платы за проезд. Когда ворота открываются, первая машина исходит из пошлины и то и другое. Но вы можете видеть, что время о том, когда закрыть ворота, будет непросто. Должно быть открывать достаточно долго, чтобы проехать первая машина, но не слишком долго, чтобы другие машины тоже не проехали.Это именно та проблема, с которой мы столкнулись, используя защелку в качестве нашей памяти компонент в нашей последовательной логике.

Итак, как сделать так, чтобы только одна машина проехала через открытую местность? ворота?

Одно из решений — использовать два гейта ! Вот план: Первоначально ворота 1 открыты, что позволяет ровно одной машине въехать на территорию. Пункт взимания платы и Ворота 2 закрыты. Затем в определенный момент в время, мы закрываем Ворота 1, открывая Ворота 2. Это позволяет машине в пункте взимания сборов продолжайте движение, но не позволяйте другим автомобилям проехать проходя через.Мы можем повторить этот двухэтапный процесс, чтобы разобраться с каждой машиной по одному. Ключ в том, что никогда не бывает путь через оба ворот.

Это такое же устройство, что и спусковой механизм в механические часы. Спуск гарантирует, что шестерня прикреплена к пружине часов продвигается только по одному зубцу, предотвращая резкое вращение шестерни пружиной, вызывая целый день пройти сразу!

Если бы мы наблюдали за работой пункта взимания платы, мы бы увидели Автомобиль появляется вскоре после того, как открываются Ворота 2.Следующая машина появится вскоре после следующего выхода из ворот 2. открывается и так далее. Автомобили будут проезжать через пункт взимания платы за проезд в ставка, установленная интервалом между открытием ворот 2.

Давайте применим это решение для разработки компонента памяти. для нашей последовательной логики.

Взяв пример с двух ворот, мы спроектируем новый компонент, называемый регистром D, использующий два последовательно расположенных защелки. Сигнал загрузки для регистра D обычно называется «часы» реестра, но вход D и выход Q регистра играют те же роли, что и они сделали для защелки.

Сначала мы опишем внутреннюю структуру D зарегистрируйтесь, затем мы опишем, что он делает, и рассмотрим подробно о том, как он это делает.

Вход D подключен к так называемой главной защелке и выход Q подключен к ведомой защелке.

Обратите внимание, что тактовый сигнал инвертируется до того, как он подключен к входу ворот мастер-защелки. Итак, когда главная защелка открыта, подчиненная закрыта, и наоборот. Этот достигает поведения спуска, которое мы видели на предыдущем слайде: никогда не будет активного пути от регистра D вход на выход Q регистра.

Задержка, вносимая инвертором в тактовый сигнал, может дают нам повод для беспокойства. Когда 0: 1 переход по тактовому сигналу, может быть кратковременный интервал когда стробирующий сигнал ВЫСОКИЙ для обеих защелок, так как будет быть небольшой задержкой перед переключением выхода инвертора от 1 до 0? На самом деле инвертор не нужен: мистер Синий смотрит на немного другую схему защелки, где защелка открыта, когда G низкий, и закрыта, когда G высокий.Просто что нам нужно для мастер-защелки!

Кстати, иногда можно услышать регистр, называемый шлепки из-за бистабильности положительного петли обратной связи в защелках.

Это внутренняя структура регистра D. в в следующем разделе мы подробно рассмотрим зарегистрируйтесь в эксплуатации.

Мы разберемся, как работает, когда мы следим за сигналами по цепи.

Общая работа регистра проста: по возрастанию При переходе тактового сигнала с 0 на 1 регистр производит выборку значение входа D и сохраняет это значение до следующего повышения край часов.Выход Q — это просто значение, хранящееся в регистр. Посмотрим, как регистр реализует это функциональность.

Тактовый сигнал подключен к входам строба ведущего устройства. и рабские защелки. Поскольку все действие происходит, когда часы делает переход, мы сосредоточимся именно на этих событиях на. Переход часов от LOW к HIGH называется повышением. край часов. И его переход с ВЫСОКОГО на НИЗКИЙ называется «падающий край». Начнем с просмотра срабатывание мастер-защелки и его выходной сигнал, который помечен как ЗВЕЗДА на диаграмме.

По нарастающему фронту тактового сигнала мастер-защелка идет от от открытого до закрытого, выборка значения на его входе и ввод режим памяти. Таким образом, выборочное значение становится выходом защелка, пока защелка остается закрытой. Вы можете видеть, что Сигнал STAR остается стабильным, когда тактовый сигнал высокий.

На заднем фронте часов открывается мастер-защелка и ее выходной сигнал будет отражать любые изменения на входе D, задержанные на tPD защелки.

А теперь давайте разберемся, что делает раб. Его выходной сигнал, который также служит выходом регистра D, показано как нижняя осциллограмма. На переднем крае часов защелка ведомого открывается, и его выход будет соответствовать значению сигнал ЗВЕЗДА. Однако помните, что сигнал STAR стабильный. в то время как часы находятся на ВЫСОКОМ уровне, так как главная защелка закрыта, поэтому Сигнал Q также стабилен после начального перехода, если значение сохраняется в защелке ведомого меняется.

При спадающем фронте тактового сигнала ведомое устройство переходит из открытого состояния в закрыто, выборка значения на его входе и запись в память режим.Затем выбранное значение становится выходным сигналом ведомого устройства. защелка, пока защелка остается закрытой. Вы можете видеть, что выход Q остается стабильным, когда тактовый сигнал НИЗКИЙ.

А теперь давайте просто посмотрим на сигнал Q сам по себе. момент. Изменяется только тогда, когда ведомая защелка открывается на нарастающий край часов. В остальное время либо вход к ведомой защелке устойчива или ведомая защелка закрыта. В изменение выхода Q запускается нарастающим фронтом clock, отсюда и название «D регистр».

Условные обозначения входа часов в схеме Значок для устройства с синхронизацией по фронту — использовать маленький треугольник. Вы можете видеть, что здесь на схематическом обозначении D регистр.

Есть одна сложная проблема, которую мы должны решить при разработке Схема для регистра. На спадающем краю часов ведомая защелка переходит из открытого состояния в закрытое и, таким образом, его вход (сигнал ЗВЕЗДА) должен соответствовать времени установки и удержания ведомая защелка для обеспечения правильной работы.

Сложность в том, что главная защелка открывается одновременно время, поэтому сигнал STAR может измениться вскоре после того, как часы край. Задержка загрязнения главной защелки говорит нам, как долго старое значение будет стабильным после спада тактового фронта. И время удержания на защелке ведомого говорит нам, сколько времени должно быть остаются стабильными после спадающего фронта часов.

Итак, чтобы обеспечить правильную работу защелки ведомого, задержка загрязнения основной защелки должна быть больше, чем или равно времени удержания защелки ведомого.Делая необходимый анализ может быть немного сложным, так как мы должны учитывать производственные вариации, а также факторы окружающей среды, такие как как температура и напряжение питания. При необходимости дополнительно задержки затвора ( например, , пары инверторов) могут быть добавлены между главной и подчиненной защелками для увеличения задержка загрязнения на входе ведомого относительно падающий край часов. Обратите внимание, что мы можем решить только защелку ведомого вопросы времени удержания за счет изменения конструкции схемы.

Вот краткое описание временных характеристик для D регистр.

Изменения в сигнале Q запускаются нарастающим фронтом на вход часов. Задержка распространения $ t _ {\ textrm {PD}} $ регистр — это верхняя граница времени, необходимого для вывода Q чтобы стать действительным и стабильным после нарастающего фронта тактового сигнала.

Задержка загрязнения регистра является нижней границей время, когда предыдущее значение Q остается в силе после повышения край часов.

Обратите внимание, что как $ t _ {\ textrm {CD}} $, так и $ t _ {\ textrm {PD}} $ являются измеряется относительно нарастающего фронта часов. Регистры призваны быть снисходительными в том смысле, что если предыдущие значение Q и новое значение Q одинаковы, стабильность сигнал Q гарантируется во время нарастающего фронта тактового сигнала. В другими словами, $ t _ {\ textrm {CD}} $ и $ t _ {\ textrm {PD}} $ спецификации применимы только тогда, когда выход Q действительно изменения.

Для обеспечения правильной работы главной защелки вход D регистра должен соответствовать времени установки и удержания ограничения для основной защелки.Итак, следующие два технические характеристики определяются по срокам мастера защелка.

$ t _ {\ textrm {SETUP}} $ — это количество времени, в течение которого ввод D должен быть действительным и стабильным до нарастающего фронта тактового сигнала и $ t _ {\ textrm {HOLD}} $ — время, в течение которого D должно быть действительным. и стабильно после восхода часов. Этот регион стабильности окружение края часов гарантирует, что мы соблюдаем динамическая дисциплина для мастер-защелки.

Итак, когда вы используете компонент регистра D из библиотека ворот производителя, вам нужно найти эти четыре временные характеристики в данных реестра лист, чтобы проанализировать хронометраж вашей общей схемы.Мы увидим, как будет проводиться этот анализ, в следующем раздел.

В 6.004 у нас есть конкретный план того, как мы будем использовать регистров в наших проектах, которые мы называем одноканальными синхронная дисциплина.

Глядя на эскиз схемы слева, мы видим, что она состоит из регистров — прямоугольных значков с символ с запуском по фронту и схемы комбинационной логики, показаны здесь в виде маленьких облаков с входами и выходами.

Помня, что нет комбинационного пути между регистров входа и выхода, общая схема не имеет комбинационные циклы.Другими словами, пути от системных входов и выходы регистров на входы регистров никогда не посещают один и тот же комбинационный блок дважды.

Один периодический тактовый сигнал распределяется между всеми тактируемыми устройств. Возможно использование нескольких тактовых сигналов, но анализ времени для сигналов, которые переходят между часами доменов довольно сложно, поэтому жизнь намного проще, когда все регистры используют одни и те же часы.

Детали того, какие сигналы данных меняются, когда в основном неважно.Все, что имеет значение, это то, что сигналы подключены к входные данные регистров стабильны и действительны достаточно долго, чтобы соответствовать требованиям время установки регистров. И, конечно же, долго оставаться стабильным достаточно, чтобы удовлетворить время хранения регистров.

Мы можем гарантировать, что динамическая дисциплина соблюдается выбирая период тактовой частоты больше, чем $ t _ {\ textrm {PD}} $ каждого пути от выходов регистров до регистровые входы, плюс, конечно же, настройка регистров время.

Удачным следствием такого выбора периода времени является что в момент нарастания фронта часов нет других вызывающие шум логические переходы, происходящие в любом месте схема.Это означает, что не должно быть проблем с шумом, когда мы обновить сохраненное состояние каждого регистра.

Наша следующая задача — научиться анализировать тайминги одночасовая синхронная система.

Вот модель конкретного пути в нашем синхронном система. В большой цифровой системе таких путей будет много, и мы необходимо провести анализ для каждого из них, чтобы найти путь, который определит наименьший рабочий тактовый период. В качестве Вы можете подозревать, что существуют программы автоматизированного проектирования, которые сделаем эти расчеты за нас.

Имеется вышестоящий регистр, выход которого подключен в комбинационную логическую схему, которая генерирует вход сигнал, помеченный STAR, в регистр нисходящего потока.

Давайте построим тщательно составленную временную диаграмму, показывающую, когда каждый сигнал в системе меняется и когда он стабилен.

По переднему фронту тактового сигнала запускается регистр восходящего направления, чей вывод (помеченный $ Q _ {\textc {r1}} $) изменяется, как указано задержка загрязнения и распространения регистра.$ Q _ {\textc {r1}} $ сохраняет свое старое значение как минимум в течение задержка загрязнения REG1, а затем достижение окончательной стабильности значение задержкой распространения REG1. В этот момент $ Q _ {\textc {r1}} $ останется стабильным до следующего восходящего времени. край.

Теперь давайте выясним формы сигналов на выходе комбинационная логическая схема, отмеченная красной звездочкой на диаграмма. Задержка загрязнения логики определяет самое раннее время, когда STAR станет недействительным, измеряется с того момента, когда $ Q _ {\textc {r1}} $ стал недействительным.Задержка распространения логика определяет самое позднее время, когда STAR будет стабильно измеряться с того момента, когда $ Q _ {\textc {r1}} $ стал стабильным.

Теперь, когда мы знаем время для STAR, мы можем определить, STAR соблюдает время установки и удержания для нисходящего потока зарегистрируйте REG2. Время t1 измеряет, как долго STAR будет оставаться в силе. после нарастающего фронта часов. t1 — сумма REG1 задержка загрязнения и задержка загрязнения логики. Время HOLD для REG2 измеряет, как долго STAR должен оставаться в силе. после нарастающего фронта тактового сигнала для обеспечения правильного операция.Таким образом, t1 должно быть больше или равно HOLD. время для REG2.

Время t2 — это сумма задержек распространения для REG1 и логики плюс время НАСТРОЙКИ для REG2. Это говорит нам о самом раннем время, в которое может произойти следующий нарастающий фронт часов, и все еще убедитесь, что соблюдается время НАСТРОЙКИ для REG2. Так что t2 должен быть меньше или равно времени между нарастающими фронтами тактовых импульсов, называется тактовым периодом или tCLK. Если следующие восходящие часы происходит до t2, мы нарушим динамику дисциплина для REG2.

Итак, у нас есть два неравенства, которые должны выполняться для каждого регистр-регистр в нашей цифровой системе. Если либо неравенство нарушается, мы не подчиняемся динамике дисциплины для REG2, и наша схема не будет гарантирована работать правильно.

Рассматривая неравенство с tCLK, мы видим, что задержка распространения восходящего регистра и время настройки для нижестоящий регистр забирает из имеющегося времени полезно работа выполняется комбинационной логикой.Не удивительно, дизайнеры пытаются использовать регистры, которые минимизируют эти два раз.

Что произойдет, если между регистры восходящего и нисходящего потока? Это случается, когда проектирование регистров сдвига, цифровых линий задержки и т. д. Ну тогда первое неравенство говорит нам, что задержка загрязнения регистр восходящего потока должен быть больше или равен время удержания нижнего регистра. На практике, задержки загрязнения меньше, чем время удержания, поэтому в целом это было бы не так.Поэтому дизайнеры часто требуется для вставки фиктивной логики, например , два инвертора в серии, чтобы создать необходимое загрязнение задерживать.

Наконец, мы должны побеспокоиться о явлении, называемом часами. перекос, когда тактовый сигнал поступает на один регистр раньше приходит на другой. Мы не будем здесь вдаваться в анализ, но чистый эффект состоит в том, чтобы увеличить кажущуюся настройку и удерживать раз нижестоящего регистра, предполагая, что мы не можем предсказать знак перекоса.

Тактовый период tCLK характеризует производительность нашего система. Вы могли заметить, что Intel готова продать вам чипы процессора, которые работают с разной частотой частоты, например , процессор 1,7 ГГц против 2 ГГц процессор. Вы когда-нибудь задумывались, чем отличаются эти чипы? Оказывается, это не так! Что происходит что вариации в производственном процессе означают, что некоторые У чипов tPD лучше, чем у других. На быстрых чипах меньший tPD для логики означает, что они могут иметь меньшее tCLK и следовательно, более высокая тактовая частота.Итак, Intel производит много копии одного и того же чипа, измеряет их tPD и выбирает быстрые, чтобы продавать их как детали с более высокими характеристиками. Это что нужно, чтобы зарабатывать деньги в чип-бизнесе!

Использование регистра D в качестве компонента памяти в нашем последовательном логическая система работает отлично! На каждом нарастающем фронте часов register загружает новое состояние, которое затем появляется в вывод регистра как текущее состояние для остальной части тактовый период. Комбинационная логика использует текущее состояние и значение входов для вычисления следующего состояния и значения для выходов.Последовательность нарастающих фронтов тактового сигнала и входные данные будут производить последовательность состояний, которая приводит к последовательность выходов. В следующей главе мы познакомимся с новая абстракция, конечные автоматы, которые упростят для проектирования систем последовательной логики.

Давайте воспользуемся методами временного анализа, которые мы изучил последовательную логическую систему, показанную здесь. Время спецификации для регистра и комбинационной логики как показано. Вот вопросы, на которые нам нужно ответить.

Задержка загрязнения комбинационной логики не указано. Что это должно быть, чтобы система работать правильно? Что ж, мы знаем, что сумма регистра и задержки логического загрязнения должны быть больше или равны время удержания реестра. Используя временные параметры, мы знаю, вместе с небольшой арифметикой говорит нам, что Задержка загрязнения логики должна быть не менее 1 нс.

Какое минимальное значение для тактового периода tCLK? Секунда временное неравенство из предыдущего раздела говорит нам, что tCLK было больше, чем сумма регистра и логики задержки распространения плюс время настройки регистра.С использованием известные значения этих параметров дают нам минимальные часы период 10нс.

Каковы временные ограничения для входного сигнала относительного на передний край часов? Для этого нам понадобится диаграмма! Сигнал следующего состояния — это вход в регистр, поэтому он должен соответствовать времени установки и удержания, как показано здесь. Далее мы показать входной сигнал и время его переходов влияет на синхронизацию сигнала следующего состояния. Теперь это довольно легко понять, когда ввод должен быть стабильным до того, как нарастающий фронт часов, i.е. , время настройки для Вход. Время настройки для входа — это сумма задержки распространения. логики плюс время настройки регистра, которое мы рассчитать как 7нс. Другими словами, если входной сигнал стабильный по крайней мере за 7 нс до фронта нарастания, тогда Next State будет быть стабильным по крайней мере за 2 нс до нарастающего фронта тактового сигнала и, следовательно, соответствовать указанному времени настройки реестра.

Аналогично, время удержания входа должно быть временем удержания регистр минус задержка загрязнения логики, которая мы рассчитываем как 1 нс.Другими словами, если вход стабилен на по крайней мере через 1 нс после нарастающего фронта тактового сигнала, тогда будет следующее состояние. стабильно еще 1 нс, т.е. , всего 2 нс после нарастающий край часов. Это соответствует указанному времени удержания регистр.

На этом мы завершаем введение в последовательную логику. Симпатичный почти каждая цифровая система имеет последовательную логическую систему и, следовательно, подчиняется временным ограничениям, налагаемым динамическая дисциплина. Поэтому в следующий раз, когда вы увидите рекламу с рейтингом 1.7 ГГц чип процессора, вы знаете, где «1,7» пришли из!

/ FIRRTL: последовательные схемы

Самая простая форма элемента состояния, поддерживаемая Chisel, — это регистр, запускаемый положительным фронтом, который может быть создан как:

Эта схема имеет выход, который является копией входного сигнала в с задержкой на один такт. Обратите внимание, что нам не нужно указывать тип Reg, поскольку он будет автоматически выведен из его ввода при создании экземпляра таким образом.В текущей версии Chisel часы и сброс являются глобальными сигналами, которые неявно включаются там, где это необходимо.

Обратите внимание, что регистры, в которых не указано начальное значение, не изменят значение при переключении сигнала сброса.

Используя регистры, мы можем быстро определить ряд полезных схемных конструкций. Например, детектор нарастающего фронта, который принимает логический сигнал и выдает истину, когда текущее значение истинно, а предыдущее значение ложно, задается следующим образом:

  def riseedge (x: Bool) = x &&! RegNext (x)
  

Счетчики — важная последовательная цепь.Чтобы построить счетчик вверх, который считает до максимального значения max, а затем возвращается к нулю (т. Е. По модулю max + 1), мы пишем:

  def counter (max: UInt) = {
  val x = RegInit (0.asUInt (max.getWidth.W))
  x: = Mux (x === max, 0.U, x + 1.U)
  Икс
}
  

Регистр счетчика создается в функции счетчика со значением сброса, равным 0 (с шириной, достаточно большой, чтобы удерживать max), которым регистр будет инициализирован, когда будет объявлен глобальный сброс для схемы. Назначение: = для x в счетчике связывает комбинационную схему обновления, которая увеличивает значение счетчика, если оно не достигает максимума, при котором оно возвращается к нулю.Обратите внимание, что когда x появляется в правой части присваивания, указывается его выход, тогда как в левой части указывается его вход. Счетчики можно использовать для построения ряда полезных последовательных схем. Например, мы можем построить генератор импульсов, выводя истину, когда счетчик достигает нуля:

  // Производить импульс каждые n циклов.
def pulse (n: UInt) = counter (n - 1.U) === 0.U
  

Генератор прямоугольных импульсов может затем переключаться последовательностью импульсов, переключаясь между истинным и ложным для каждого импульса:

  // Перевернуть внутреннее состояние при вводе истины.def toggle (p: Bool) = {
  val x = RegInit (ложь.B)
  x: = Mux (p,! x, x)
  Икс
}
// Прямоугольная волна заданного периода.
def squareWave (период: UInt) = переключить (импульс (период >> 1))
  

Последовательная логика | Синхронная и асинхронная логическая схема

Тип логики, в котором предыдущее состояние последовательности входов, а также текущий вход могут влиять на текущее состояние выхода.

Последовательная логическая схема представляет собой комбинированную форму комбинационной схемы с базовым элементом памяти. При наличии элемента памяти схема может сохранять предыдущие состояния ввода и вывода. В то же время последовательная логическая схема обычно известна как двухпозиционное или бистабильное устройство, потому что она имеет только два стабильных состояния, «0» и «1», по одному состоянию за раз. Элемент памяти в схеме может хранить один бит за раз.

Этот тип схемы имеет конечное количество входов и конечное количество выходов. Благодаря элементу памяти эта схема обеспечивает решение многих наших проблем. Схема последовательной логики в основном используется в качестве регистра, счетчика, аналого-цифрового преобразователя (АЦП) и т. Д.

Как правило, мы можем разделить последовательную логическую схему на два основных типа:

• A.Асинхронная последовательная логическая схема.
• Б. Синхронная последовательная логическая схема.

Выход этой логической схемы зависит от входного импульса и тактового импульса схемы. Схема синхронизирована с часами, т.е. е. выход может измениться только через конечный интервал времени. Здесь элемент памяти и часы — необходимость. Без тактового импульса выход не будет изменен.Для изменения одного состояния выхода на другой эта схема ожидает следующего изменения тактового импульса.

Этот тип схемы может использоваться для синхронизации всех элементов, присутствующих в схеме, практически для реагирования на изменение входного сигнала. Для того, чтобы обработанный вывод происходил главным образом, необходимо ограниченное время, известное как задержка распространения. Задержка распространения может варьироваться от элемента к элементу. Итак, для правильно работающей схемы нам нужен определенный интервал времени, чтобы все элементы могли получить время для правильной реакции.Примером синхронных логических схем являются триггеры, синхронный счетчик и т. Д.

Выход этой логической схемы зависит только от входного импульса и последовательности предыдущих входных данных. не имеют часов и не нуждаются в какой-либо синхронизации, поэтому схема не зависит от часов, что делает ее быстрее, чем синхронная последовательная логическая схема, потому что выход может изменяться относительно изменения входа с минимальным требуемым временем, может быть затронуто независимо от время.Единственное препятствие для скорости этой схемы — задержка распространения элементов схемы. Он потребляет меньше энергии, низкие электромагнитные помехи.

Асинхронные последовательные логические схемы обычно выполняют операции в следующих случаях:

Эти схемы в основном используются, когда скорость работы является приоритетом, например, в микропроцессорах, цифровой обработке сигналов, для доступа в Интернет и т. Д. Из-за асинхронности поведение, выход иногда может быть неопределенным, что ограничивает применение асинхронной последовательной логической схемы.Сформировать такой тип схемы тоже сложно.

Диаграмма последовательного логического состояния — это характеристическая диаграмма схемы, в которой мы можем определить переход между состояниями относительно входа. На диаграмме этого типа это состояние в основном представлено в виде круга, а переход от одного состояния к другому обозначен стрелкой, вместе с этой стрелкой представлен входной импульс, который вызывает переход между состояниями.Когда есть импульсный выход, стрелка может быть представлена ​​выходом, связанным с входным импульсом. Здесь стрелка начинается с одного круга и переходит к другому кругу, а иногда может вернуться к тому же кругу в зависимости от условия.

Мы уже знаем, что последовательная логическая схема объединяет комбинационную схему с элементом памяти. А для элемента памяти нам нужен элемент статической памяти для хранения данных в схемах.Поэтому для создания ячейки статической памяти в схеме мы используем инверторы.

1. Создайте диаграмму состояний для требуемой последовательной схемы с желаемыми выходными состояниями.
2. Преобразует диаграмму состояний в таблицу состояний.
3. Выберите триггер в соответствии с вашими требованиями и который удовлетворяет всем необходимым условиям, используйте таблицу характеристик или таблицу возбуждений для выбора триггера.
4. Минимизируйте входные функции триггера с помощью K-карты или требуемых логических алгоритмов.
5. Используйте упрощенную функцию для разработки последовательной схемы, и если комбинационная схема необходима для требуемого выхода, добавьте ее соответствующим образом.
6. Наконец, проверьте необходимый выход через цепь.

Следуя вышеуказанному шагу, мы можем разработать любую требуемую последовательную схему.